💥PCIe SerDes模拟电路大公开！芯片设计er速来～✨ 这次聚焦SerDes的模拟架构🔍 从PCIe 5.0开始流行全数字架构（ADC-based）但我们这次只聊经典的模拟电路～且仅实现了TX发射端！（毕竟资料少+实现难度大😢） 🌟核心架构拆解🌟 1️⃣Serializer/Deserializer ▪️PCIe 4.单Lane速率：16 GT/s ▪️用2:1树形MUX🌲级联4层 ▪️时钟频率：1G/2G/4G/8GHz ▪️最后一级用CML结构保带宽！ 2️⃣均衡电路（EQ） ▪️TX常用FFE｜RX常用DFE/CTLE/VGA ▪️用MATLAB工具箱做系统建模超方便🧮 3️⃣TX Driver ▪️把信号转成高速差分信号⚡️ ▪️本项目用CML Driver + 3-tap FFE ▪️通过加权FIR补偿通道损耗📉 4️⃣CDR时钟恢复 ▪️从数据中“抠”出时钟🕒 ▪️两种常见类型： 线性型（Hogge）｜Bang-bang型（Alexander） 5️⃣配套电路 ▪️PLL提供时钟｜Bandgap提供基准 ▪️精密电阻校准阻抗🔧 6️⃣Synopsys架构参考（Gen4 PHY） ▪️Hybrid驱动｜3-tap FFE ▪️二阶数字CDR｜5-tap DFE ▪️CTLE增益2-15dB｜双VGA串联｜双PLL独立运行 ———————————— 所有代码+环境免费！💻 想要的小伙伴加绿泡泡serdes21 记得备注【小红书】哦～ #芯片设计 #SerDes #PCIe #硬件工程师 #集成电路 #开源项目